彻底解决TLB BUG！新羿龙命名为9X50

    近日笔者得到消息，B3制程agena核心的羿龙将升级命名体系，取代目前的9x00命名规则，改名为9X50。其50的含义是彻底解决伴随羿龙诞生就挥之不去的TLB bug。

    拿羿龙9550做个例子比较，频率还是和目前羿龙9500同为2.2GHz，不过核心将基于新的B3制程制造。同理羿龙9650将工作在2.3GHz同时也去除TLB bug，最高端的9950将工作在2.6GHz，并将是65nm工艺下制作最强的型号。

    预期改进后的羿龙将在08年第二季度发布，但也有可能延期，毕竟AMD的产能一直是个问题，AMD也在极力改变这种情况，通过改变市场策略并升级两座德国的工厂解决产能问题。